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Elektronische Baugruppen im Target der Forschung

04.02.2004


In der gesamten Leiterplattentechnologie sind in den vergangenen Jahren beachtliche Fortschritte erzielt worden, die sich von der 3D-Integration über Zuverlässigkeitsprognosen bis hin zu Hochtemperaturanwendungen erstrecken. Die aktuellen Entwicklungstrends stehen im Fokus einer von der VDE/VDI-Gesellschaft Mikrolektronik, Mikro- und Feinwerktechnik gemeinsam mit dem Deutschen Verband für Schweißen und verwandte Verfahren e.V. (DVS) organisierten internationalen Fachtagung.



Im Zuge der beständig wachsenden Integrationsdichte ist in der Leiterplattentechnologie die “Flucht in die 3. Dimension” angesagt. In den letzten Jahren konnten auf diesem Sektor beachtliche Etappensiege erzielt werden, die sich unter anderem in den ersten “vergrabenen Komponenten” niederschlugen. “Diese 3D-Integration in tieferliegende Lagen der Leiterplatte ohne die Routingkapazität der Platine zu verringern ist ein Forschungs- und Entwicklungsziel, das wir derzeit verfolgen”, verdeutlicht Erich Jung vom Berliner Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration (IZM).

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Chips werden zu Folien

Eine der hierfür notwendigen Technologien wird als “Chip-Dünnung” bezeichnet. Dahinter verbergen sich neue Verfahren, um Chips auf extrem dünne Schichten zu verkleinern. Dabei werden die Wafer zunächst auf eine Restdicke von 150 Mikrometern geschliffen, eine Methode, die beispielsweise zur Herstellung von SmartCards bereits etabliert ist. Geringere Schichtdicken lassen sich durch Schleifen aber nicht mehr zu erreichen, da die durch den Prozeß eingebrachten Schäden in den Siliziumschichten im Betrieb eine hohe Ausfallrate verursachen würden. Alternativen zum Schleifprozeß liefern moderne Ätztechniken wie zum Beispiel die Spin- oder Plasmaätzung, mit denen sich inzwischen Chipdicken von deutlich unter 100 Mikrometern erreichen lassen. In diesem Zustand ist der Siliziumwafer flexibel wie eine Folie und nicht mehr bruchgefährdet.

Die Handhabung superschlanker ICs mit Durchmessern von rund 50 Mikrometern ist von Unternehmen wie Toshiba und Sharp in der Vergangenheit bereits erfolgreich demonstriert worden. Bei der Montage wird der dünne IC auf das Substrat geklebt, wobei ein geeignetes Substrat und Equipment eingesetzt wird. Ein alternatives Verfahren ist die vom Fraunhofer IZM im Rahmen eines BMBF Projektes in Kooperation mit drei Leiterplattenherstellern erarbeitete “Chip in Polymer” Technologie. In diesem Projekt wurde als Demoversion ein stapelbarer und auf 60 Mikrometern dicken Siliziumchips basierender 3D Chip entwickelt.

“Die bisherigen Resultate haben gezeigt, dass der Einsatz von ultradünnen IC´s in Kombination mit moderner Leiterplattentechnik eine volumetrische Integration mit bislang ungekannter Funktionsdichte gestattet”, zieht Jung eine vorläufige Bilanz. Erste Belastungstests deuteten darauf hin, dass die zu erwartende Lebensdauer durchaus derjenigen von konventionellen Aufbauten entspreche. Bewertet wird die Zuverlässigkeit elektronischer Baugruppen unter anderem durch eine sehr enge Verbindung moderner Test- und Prüfmethoden sowie fortgeschrittener Berechnungsverfahren. “Konkret geht es um Mikro- und Nanomeßtechniken, die zunehmend in unmittelbarer Kopplung zur thermo-mechanischen Simulation und Zuverlässigkeitsbewertung eingesetzt werden”, konkretisiert Prof. Dr. Bernd Michel vom “Micro Materials Center” am Fraunhofer IZM. Dies gelte insbesondere in Hochtemperaturelektronik-Anwendungen – beispielsweise im Bereich der Automobilelektronik.

“Die immer größere Integrationsdichte der Elektronik in den Kfz-Steuergeräten führt zu einer erhöhten Verlustleistungsdichte, die sich in erhöhten Betriebstemperaturen der Steuergeräte bemerkbar macht”, verdeutlicht Wolfgang Neher vom Bereich “Research and Technology” der DaimlerChrysler AG. Unabhängig davon gebe es noch zusätzliche Effekte, die aus der Montage von Steuergeräten in unmittelbarer Nähe von Motor und Getriebe resultierten. In diesem Zusammenhang komme der Zuverlässigkeitsbeurteilung eine wachsende Rolle zu. Gemeinsam mit Prof. Dr. Wilfried Sauer vom “Institut für Aufbau- und Verbindungstechnik der Elektronik” an der TU Dresden hat Neher diverse Materialkombinationen von Lötstopplacken untersucht. Dabei handelte es sich um sogenannte “Härtetests” mit 1.000 Temperaturschockzyklen.

Für Andreas Schilp von der Würth Elektronik GmbH & Co. KG zählen derartige Temperaturschocktests bereits zu den fertigungsbegleitenden Maßnahmen. Als Favorit unter den verwendeten Werkstoffen hat er ein aramidverstärktes Basismaterial ausgemacht. “Dieses ist in der Lage, thermische Spannungen zu reduzieren und dadurch einen entscheidenden Beitrag zur Erhöhung der Sicherheit zu leisten”, versichert der Experte.

Rolf Froböse |

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