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IBM-Allianz, IMEC, Selete und TSMC kündigen 32-Nanometer-Chipfertigungstechnik an

20.12.2007
Die Entwicklungskooperation um IBM, das belgische IMEC, das japanische Selete-Konsortium sowie der taiwanische Auftragsfertiger TSMC stellen Details ihrer Fertigungsverfahren für Halbleiterbaulemente mit 32-Nanometer-Strukturen vor.

Anlässlich des 2007 IEEE International Electron Devices Meeting ( IEDM ) in Washington berichten mehrere Chiphersteller über ihre kommenden Fertigungsverfahren für Halbleiterbaulemente mit 32-Nanometer-Strukturen.

Die Allianz um IBM (dazu gehören Chartered Semiconductor, Freescale, Infineon, Samsung und STMicroelectronics und im Rahmen eines separaten Vertrages auch AMD) will 2009/2010 die ersten Serienstückzahlen von 32-nm-Chips herstellen können.

IBM hatte ja bereits angekündigt (ebenso wie jetzt schon Intel) bei der im nächsten Jahr anstehenden 45-nm-Technik Transistoren mit einer metallischen Gate-Elektrode (Metal Gate, kurz MG) und einem High-k-(HK-)Material als Gate-Isolator fertigen zu wollen. Diese HKMG-Technik will IBM auch bei der 32-nm-Technik einsetzen, dann soll sie auch für die Chips externer Kunden zur Verfügung stehen. Die IBM-Allianz setzt übrigens anders als etwa die Firma Intel, die so genannte Bulk-Silicon-Wafer verarbeitet auf die Silicon-on-Insulator-(SOI-)Technik. Ebenso wie Intel verrät IBM nicht genau, wie sich das High-k-Material zusammensetzt Intel setzt auf Hafnium, nennt aber weder die exakte Verbindung noch den Schichtaufbau.

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»IEDM »IMEC »SRAM »TSMC

Erste Messergebnisse zur 32-nm-HKMG/SOI-Technik hat IBM mit einem der bei Chipherstellern als Testvehikel beliebten SRAM-Prototypen ermittelt. SRAM-Zellen kommen in vielen verschiedenen Chiptypen zum Einsatz, etwa als Cache in Prozessoren. Laut IBM waren die 32-nm-SRAM-Zellen mit lediglich 0,15 Quadratmikrometern besonders klein.

Selete , das Forschungskonsortium der japanischen Chiphersteller, berichtet auf der IEDM ebenfalls über Metal Gates mit HfSiON-(Hafnium-Siliziumoxinitrid-)Isolierschicht für 32-nm-Bulk-Silicon-Bauelemente.

Der taiwanische Auftragsfertiger TSMC stellte auf der IEDM seinen ersten 32-nm-Prototyp vor, ebenfalls ein SRAM, und zwar mit 2 MBit Kapazität. Auch TSMC nennt eine Speicherzellengröße von 0,15 Quadratmikrometer, die angeblich die zurzeit kleinste der Welt sein soll. TSMC will aber nicht nur SRAMs mit 32-nm-Strukturen fertigen, sondern auch Analog- und HF-Schaltungen. Während TSMC zwar Kupfermetallisierung mit Low-k -Dielektrikum einsetzt, hebt der Hersteller jedoch hervor, das schnelle und sparsame SRAM auch ohne aufwendige (und teurere) HKMG- oder SOI-Technik realisiert zu haben. Die "Double-Patterning"-Belichtung erfolgte demnach per Immersionslithografie mit 193-nm-Laserlicht bei der TSMC mit den Halbleiterforschern des belgischen IMEC kooperiert.

Das IMEC wiederum arbeitet ebenfalls an einen HKMG-Aufbau für die 32-nm-Chipfertigung, hier kommen HfSiON oder HfO2-Schichten in Verbindung mit Tantalcarbid (TaC) zum Einsatz. Am IMEC untersucht man auch, ob sich diese Schichten für die 22-Nanometer-Technik mit dreidimensionalen FinFET-Transistoren eignen.

| Deutsche Messe AG
Weitere Informationen:
http://www.cebit.de

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