Neues Verfahren zur Überprüfung der Planarität von Chips

Die steigende Nachfrage nach immer kleineren Komponenten für Chips – und dabei insbesondere die Minimierung der Kontaktzonen – stellt die Industrie vor neue Herausforderungen.

“Traditionelle Herstellungsverfahren haben ihre Grenzen erreicht. Die Industrie arbeitet seit mehreren Jahren an neuen Verfahren zum Schichten von Transistoren (die wichtigsten Chipkomponenten)” erklärt Florent Dettoni.

“Es hat sich jedoch herausgestellt, dass die neuen Lithographie- und Ätztechniken sehr empfindlich auf Unregelmäßigkeiten in der Chip-Oberfläche reagieren. Diese können die Ursache für Fehler sein und somit einen Einfluss auf das elektrische Verhalten haben.”

Um die Chips vor solchen Schäden zu schützen, wurden nicht weniger als 30 Schritte (das so genannte Chemisch-mechanische Polieren) eingeführt, um die Komponenten zu planarisieren. Bislang konnte die Effektivität dieses Planarisierungsverfahrens jedoch nur auf einem kleinen Teil des Chips überprüft werden.

Die Erfindung von Florent Dettoni liefert eine Lösung mit einem High-Tech-Instrument, mit dem alle Komponenten eines mehrere Quadratzentimeter großen Chips in nur wenigen Minuten mit einer vertikalen Auflösung von weniger als einem Nanometer abgebildet werden können.

Das Instrument verwendet die Technologie der interferometrischen Mikroskopie, die noch nie für diese spezifische Anwendung genutzt wurde und an Techniken zur Datenverarbeitung gekoppelt ist. Für diese Erfindung wurde bereits ein Patent eingereicht.

[1] CEA-Leti: Forschungszentrum für Informations- und Telekommunikationstechnik der Behörde für Atomenergie und alternative Energien

Quelle: Artikel aus “Les défis du CEA”, N. 180, Mai-Juni 2013

Redakteur: Aurélien Filiali, aurelien.filiali@diplomatie.gouv.fr

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