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Neue Low-Power-Schaltungstechniken für 120-nm- und 90-nm-CMOS-Technologien mit signifikant reduzierten Leckströmen

09.02.2005


ISSCC 2005: Infineon präsentiert neue Low-Power-Schaltungstechniken für 120-nm- und 90-nm-CMOS-Technologien mit signifikant reduzierten Leckströmen
2005-02-09



Auf der IEEE International Solid-State Circuits Conference 2005 in San Francisco (6. -10. Februar 2005) präsentierte Infineon Technologies AG in zwei Vorträgen neue Schaltungstechniken zur Reduktion von Leckströmen in 120-nm- und 90-nm-CMOS-Technologien. So wurden von Forschern und dem Geschäftsbereich Communication von Infineon in Zusammenarbeit mit der Technischen Universität München innovative Schaltungskonzepte entwickelt, die eine Reduktion der Leckströme um bis zu drei Größenordnungen ermöglichen. In einem weiteren Forschungsprojekt mit der Christian-Albrechts-Universität Kiel wurden verschiedene Schaltungstechniken realisiert, die eine optimierte Kombination aus hoher Geschwindigkeit, niedriger aktiver Leistungsaufnahme und gleichzeitig geringen Leckströmen bieten.

Bei CMOS-Technologien mit minimalen Strukturabmessungen unter 100 nm wird es immer schwieriger, Transistoren herzustellen, die sowohl hohe Schaltgeschwindigkeiten als auch geringe Leckströme besitzen. Bedingt durch die weiter reduzierten Strukturgrößen nimmt insbesondere die durch parasitäre Leckströme verursachte Verlustleistung überproportional zu. Die Leckstromproblematik zählt deswegen industrieweit zu den zentralen und schwierigsten Herausforderungen an die Mikroelektronik bei der weiteren Miniaturisierung. Erfolgreiche Gegenmaßnahmen basieren auf einer Kombination aus technologischen und schaltungstechnischen Innovationen, die trotz immer kleinerer Strukturabmessungen die Gesamtleistungsaufnahme von Schaltungen senken. Die prinzipielle Idee zur Leckstromreduktion ist einfach: temporär nicht benötigte Schaltungsblöcke werden durch spezielle Schalttransistoren von der Versorgungsspannung getrennt und erst dann wieder aktiviert, wenn sie benötigt werden. Die große Herausforderung auf dem Weg zur Produktanwendung besteht jedoch in der richtigen Dimensionierung (Abstimmung zwischen Breite und Länge) dieser Schalttransistoren, damit die Schaltgeschwindigkeit der Funktionsblöcke im aktiven Betrieb möglichst nicht vermindert wird.

„Die entwickelten Schaltungstechniken sind von besonderer Relevanz für zukünftige mobile Anwendungen wie Basisband-ICs, da sie trotz immer größer werdendem Funktionsumfang und der damit steigenden Transistoranzahl längere Batterielaufzeiten ermöglichen“, sagte Dr. Roland Thewes, Senior Director Corporate Research, Infineon Technologies AG.

Dass sich hohe Verarbeitungsgeschwindigkeiten und niedrige Leckströme nicht ausschließen müssen, konnte die Forschungskooperation anhand zweier Kernbausteine für digitale Signalverarbeitungsaufgaben eindrucksvoll belegen. Ein an der TU München in 120-nm-CMOS-Technologie entworfener 16-Bit-Multiplizier-Akkumulierer arbeitet bei einer maximalen Taktfrequenz von 950 MHz und weist im Standby-Modus lediglich einen Leckstrom von 20 nA auf. Mit dem vorgestellten Baustein werden neue feingranulare Abschaltkonzepte erprobt. „Da sich die Leckstromproblematik mit den kommenden Technologiegenerationen weiter dramatisch verschärfen wird, müssen die Abschaltkonzepte auf kleinere Funktionsblöcke angewendet und kürzere Abschaltperioden erzielt werden“, betonte Stephan Henzler, verantwortlich für das Low-Power-Projekt an der TU München.

In 90-nm-CMOS-Technologie wurden verschiedene 32-Bit-Addierer-Bausteine in weiterentwickelten Schaltungstechniken mit maximalen Taktfrequenzen von 500 MHz bis 2,5 GHz realisiert. Die Leckströme wurden dabei auf einen Rekordwert von 10 nA im Standby-Modus reduziert - das ist etwa um den Faktor 1.000 weniger als bei vergleichbaren Schaltungen. Die Triple-Well-Option der 90-nm-CMOS-Technologie ermöglicht insbesondere auch den Einsatz von Logikgattern mit einstellbaren Transistorschwellenspannungen. Mit Hilfe des Substratsteuereffektes können so die Schaltströme im aktiven Betrieb erhöht werden. Hierdurch erhöht sich die Schaltgeschwindigkeit um bis zu 30 Prozent.

„Gerade durch die uns zur Verfügung stehenden Technologievarianten ist es gelungen, die einzelnen Low-Power-Techniken zu einem sinnvollen Gesamtkonzept zu bündeln und frühzeitig anhand von geeigneten Schaltungen experimentell zu verifizieren“, erklärte Dr. Christian Pacha, Projektleiter bei Infineon Technologies Corporate Research. Im Hinblick auf die gerade entwickelte 65-nm-CMOS-Technologie sehen die Forscher weitere Herausforderungen in der Erhöhung der Robustheit von Schaltungen, um so Auswirkungen der technologischen Herstellungsschwankungen zu reduzieren.

Reiner Schoenrock | Infineon Media Relations
Weitere Informationen:
http://www.infineon.com
http://www.infineon.com/news/

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